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    <title>PCIe技术圈-专注PCIe技术的中文社区 - Mindshare译文</title>
    <link>https://pcisig.cn/forum.php?mod=forumdisplay&amp;fid=25</link>
    <description>Latest 20 threads of Mindshare译文</description>
    <copyright>Copyright(C) PCIe技术圈-专注PCIe技术的中文社区</copyright>
    <generator>Discuz! Board by Comsenz Inc.</generator>
    <lastBuildDate>Mon, 01 Jun 2026 12:21:01 +0000</lastBuildDate>
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      <title>PCIe技术圈-专注PCIe技术的中文社区</title>
      <link>https://pcisig.cn/</link>
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      <title>第十四章 链路初始化与训练[译:mindsharePCIe3.0]</title>
      <link>https://pcisig.cn/forum.php?mod=viewthread&amp;tid=16</link>
      <description><![CDATA[[md]
# 第十四章 链路初始化与训练

### 关于前一章

上一章描述了物理层与链路之间的电气接口，包括差分发送端与接收端的一些特性的细节。同时也讨论了信号均衡的需求以及均衡的方法。上一章的讨论包括了 Gen1, Gen2 和 Gen3 速率下的差分发送与接收端的特性。

###  ...]]></description>
      <category>Mindshare译文</category>
      <author>admin</author>
      <pubDate>Sat, 22 Nov 2025 03:46:21 +0000</pubDate>
    </item>
    <item>
      <title>第十二章 物理层逻辑[译:mindsharePCIe3.0]</title>
      <link>https://pcisig.cn/forum.php?mod=viewthread&amp;tid=15</link>
      <description><![CDATA[[md]
# 第十二章 物理层逻辑

### 关于上一章

上一章介绍了物理层的 Gen1/Gen2 逻辑子模块。该层为串行传输和恢复准备数据包，并详细描述了完成这一任务所需的几个步骤。本章涵盖了与使用 8b/10b 编码/解码的 Gen1 和 Gen2 协议相关的逻辑。

### 关于本章

本章描述 ...]]></description>
      <category>Mindshare译文</category>
      <author>admin</author>
      <pubDate>Sat, 22 Nov 2025 03:37:50 +0000</pubDate>
    </item>
    <item>
      <title>第九章 DLLP元素[译:mindsharePCIe3.0]</title>
      <link>https://pcisig.cn/forum.php?mod=viewthread&amp;tid=14</link>
      <description><![CDATA[[md]
# 第九章 DLLP 元素

### 关于前一章
上一章节讨论了PCIe拓扑结构中事务对排序的要求。这些规则是继承自 PCI 的，它们许多都受到“生产者/消费者（Producer/Consumer）”程序设计模型的推动，因此在上一章描述了这个模型的机制原理。原始的规则中还考虑了那些必须 ...]]></description>
      <category>Mindshare译文</category>
      <author>admin</author>
      <pubDate>Sat, 22 Nov 2025 03:29:11 +0000</pubDate>
    </item>
    <item>
      <title>第八章 事务排序[译:mindsharePCIe3.0]</title>
      <link>https://pcisig.cn/forum.php?mod=viewthread&amp;tid=13</link>
      <description><![CDATA[[md]
## 第八章 事务排序

### 关于上一章

上一章节讨论了用于支持QoS（Quality of Service）的机制，并描述了对网络结构中传输的不同数据包的传输时间和带宽进行控制的意义。这些机制包括，特定应用的软件将会给每个数据包都分配优先级，以及每个设备内构建可选的硬 ...]]></description>
      <category>Mindshare译文</category>
      <author>admin</author>
      <pubDate>Sat, 22 Nov 2025 03:23:28 +0000</pubDate>
    </item>
    <item>
      <title>第七章 QoS服务质量[译:mindsharePCIe3.0]</title>
      <link>https://pcisig.cn/forum.php?mod=viewthread&amp;tid=12</link>
      <description><![CDATA[[md]
## 第七章 QoS服务质量

### 关于上一章

上一章节讨论了流量控制协议（Flow Control）的目的以及细节操作。流量控制是用来确保在接收者无法接收TLP时，发送方不会再继续发送TLP。这避免了接收Buffer溢出，也消除了原本PCI工作方式中的一些低效行为，比如断开（di ...]]></description>
      <category>Mindshare译文</category>
      <author>admin</author>
      <pubDate>Sat, 22 Nov 2025 03:02:37 +0000</pubDate>
    </item>
    <item>
      <title>第六章 流量控制[译:mindsharePCIe3.0]</title>
      <link>https://pcisig.cn/forum.php?mod=viewthread&amp;tid=11</link>
      <description><![CDATA[[md]
## 第六章 流量控制

### 关于上一章

上一章节讨论了主要的三种类型的数据包：TLP 事务层包（Transaction Layer Packets）、DLLP 数据链路层包（Data Link Layer Packets）、Ordered Sets 命令集。并且在上一章中主要讲述 TLP 的用法、格式和不同种类的定义，并将 ...]]></description>
      <category>Mindshare译文</category>
      <author>admin</author>
      <pubDate>Sat, 22 Nov 2025 02:49:05 +0000</pubDate>
    </item>
    <item>
      <title>第五章 事务层[译:mindsharePCIe3.0]</title>
      <link>https://pcisig.cn/forum.php?mod=viewthread&amp;tid=10</link>
      <description><![CDATA[[md]
# 第五章 事务层

### 关于上一章

上一章描述了一个 Function 通过 BARs 请求地址空间（内存地址空间或 IO 地址空间）的目的和方法，还描述了软件如何配置 Bridge 的 Base/Limit 寄存器，将源端口的 TLP 路由至正确的目的端口。我们还讨论了 PCIe 中 TLP 路由的一 ...]]></description>
      <category>Mindshare译文</category>
      <author>admin</author>
      <pubDate>Sat, 22 Nov 2025 02:39:57 +0000</pubDate>
    </item>
    <item>
      <title>第四章 地址空间与事务路由[译:mindsharePCIe3.0]</title>
      <link>https://pcisig.cn/forum.php?mod=viewthread&amp;tid=9</link>
      <description><![CDATA[[md]

## 第四章 地址空间与事务路由

### 关于前一章

前一章节对PCIe环境中的配置操作进行了介绍。这些介绍包括用来实现Function配置的寄存器的空间、一个Function是如何被发现的、配置事务是如何被生成并路由转发的、PCI兼容配置空间和PCIe扩展配置空间的不同点，以 ...]]></description>
      <category>Mindshare译文</category>
      <author>admin</author>
      <pubDate>Fri, 21 Nov 2025 15:32:58 +0000</pubDate>
    </item>
    <item>
      <title>第三章 PCIe配置概述[译:mindsharePCIe3.0]</title>
      <link>https://pcisig.cn/forum.php?mod=viewthread&amp;tid=8</link>
      <description><![CDATA[[md]
## 第三章 PCIe配置概述

### 关于前一章

前一章节对PCIe体系结构进行了全面介绍，我们将其看作是一种“执行层（executive level）”概述。它对协议中描述PCIe端口分层设计方法进行了介绍。在介绍事务协议时也一并介绍了各种数据包的种类。

### 关于本章

本章节 ...]]></description>
      <category>Mindshare译文</category>
      <author>admin</author>
      <pubDate>Fri, 21 Nov 2025 15:28:52 +0000</pubDate>
    </item>
    <item>
      <title>第二章  PCIe体系结构概述[译:mindsharePCIe3.0]</title>
      <link>https://pcisig.cn/forum.php?mod=viewthread&amp;tid=7</link>
      <description><![CDATA[[md]
## 第二章  PCIe体系结构概述

### 关于前一章

前一章为我们提供了 PCI 技术发展的历史，以此来建立更好地理解 PCIe 的基础。主要回顾了 PCI 与 PCI-X 1.0/2.0 的基础内容，目的是为了给接下来对 PCIe 的概述内容提供一些前因后果，以方便理解 PCIe。

### 关于本 ...]]></description>
      <category>Mindshare译文</category>
      <author>admin</author>
      <pubDate>Fri, 21 Nov 2025 15:20:07 +0000</pubDate>
    </item>
    <item>
      <title>第一章 背景[译:mindsharePCIe3.0]</title>
      <link>https://pcisig.cn/forum.php?mod=viewthread&amp;tid=6</link>
      <description><![CDATA[[md]
## 第一章 背景

### 关于本章

为了建立理解PCI Express（PCIe）体系结构的基础，本章先回顾了先于PCIe总线出现的PCI（Peripheral Component Interface外设组件接口）总线模型，并介绍了PCI和PCI-X (PCI‐eXtended) 的基本特征以及各自特点，接着讨论了从早期的并 ...]]></description>
      <category>Mindshare译文</category>
      <author>admin</author>
      <pubDate>Thu, 20 Nov 2025 16:25:10 +0000</pubDate>
    </item>
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